RISC-V は、非営利の RISC-V 財団によって管理されている、RISC の設計思想に基づいたオープン標準の命令セット・アーキテクチャ (ISA) です。このモジュール型 ISA は、基本命令セットとオプションの拡張セットが用意されています。RISC-V は無償かつオープンソースであるため、世界中で人気が高まっています。現在、商用、オープンソースを含めて 65 以上の RISC-V コアが利用可能です。
エフィニックス (Efinix) は、Charles Papon 氏が開発した VexRiscv コアをベースに、3 種類の RISC-V SoC を用意しています。2018年の RISC-V SoftCPU コンテストで 1 位を獲得した VexRiscv コアは、M と C の拡張機能を持つ ISA RISCV32I を採用した 32 ビット CPU で、5 つのパイプラインステージ(フェッチ、デコード、実行、メモリ、ライトバック)を持ち、構成変更が可能な機能セットを備えています。それぞれの SoC には、RISC-V プロセッサ、メモリ、各種 I/O、ユーザ機能を追加するためのインターフェイスが搭載されています。そのため、組み込みコンピューティングとユーザ定義アクセラレータを含むシステムを、同一の Trion® FPGA で簡単に設計することができます。
キャッシュ、DDR DRAM コントローラ搭載した高性能 SoC コアで、リアルタイムシステム制御、イメージプロセッシング等の処理能力を要するアプリケーション向け
- ~1.2万 LE / 78 RAM ブロック
- 50 MHz
- 1.16 DMIPS/MHz
- DDR メモリ最大 3.5 GB
- オンチップ RAM 4KB
- GPIO 16 本
- Timer
- PLIC
- SPI マスター 3 個
- I2C マスター/スレーブ 3 個
- UART 2 個
- AXI4 ユーザーペリフェラル 1 個
- APB3 ユーザーペリフェラル 2 個
性能とエリアのバランスのとれたキャッシュ搭載の汎用 SoC コアで、通信プロトコル制御、産業用オートメーション、データロギング等のアプリケーションや汎用マイコン置換用途向け
- ~7,000 LE / 93 RAM ブロック
- 50 MHz
- 1.2 DMIPS/MHz
- オンチップ RAM 32 KB
- GPIO 16 本
- Timer
- PLIC
- SPI マスター 2 個
- I2C マスター/スレーブ 2個
- UART 1 個
- APB3 ユーザーペリフェラル 1 個
エリア優先、キャッシュレスの最小構成のコンパクト SoC コアで、システム監視やリモートコンフィギュレーション、制御などの組み込処理機能を要するアプリケーション向け
- ~5,000 LE / 16 RAM ブロック
- 50 MHz/20 MHz
- 0.98 DMIPS/MHz
- オンチップ RAM 4 KB
- GPIO 8 本
- Timer
- PLIC
- SPI マスター 1個
- I2C マスター/スレーブ 1 個
- UART 1 個
- APB3 ユーザーペリフェラル 1 個
パッケージ内容
各 RISC-V SoC パッケージには、ハードウェアとソフトウェア関連の全てのファイルおよびアプリケーション開発を容易にするためのオープンソースのソフトウェアサンプルが含まれています。これらのパッケージを使用することにより以下のことが可能です:
- エフィニックス開発キットをターゲットとした Ruby、Jade、もしくは Opal RISC-V SoC を使用した RTL 設計およびサンプルからユーザーアプリケーションへの適用
- サンプルプロジェクトを用いたソフトウェア開発環境の設定、ユーザープロジェクトの作成、API の使用
SoC デザイン フロー
ハードウェア
- SoC RTL ファイル
- SoC テストベンチ
- 開発キット用のサンプルデザイン
ソフトウェア
- BSP (ボード サポート パッケージ)
- リンカー スクリプト
- SoC ヘッダーファイル
- OpenOCD 設定ファイル
- ソフトウェア サンプル集
SDK
- Eclipse IDE (プロジェクトやソフトウェアの管理)
- GCC コンパイラ
- OpenOCD デバッガ
- Windows ビルドツール (Windows OS のみ)
Efinity ソフトウェア サポート
Efinity® ソフトウェアは、すべての RISC-V SoC をサポートしており、RTL デザインからビットストリーム生成 (論理合成、配置配線、デバッグ、タイミング解析を含む) までの完全なツールフローを提供します。ソフトウェアには、プロジェクトの設定、ツールフローの実行、および結果の表示を視覚的に操作するための GUI (グラフィカル・ユーザ・インターフェイス) およびコマンドライン・フロー、Tcl コマンド・コンソールが用意されています。ソフトウェアで生成されたビットストリーム・ファイルにより Trion FPGA をコンフィギュレーションします。ソフトウェアは、Verilog HDL 言語と VHDL 言語をサポートしています。